Škola integrisanih kola Peking univerziteta predstavila je prototip EDA alata dizajniranog za Huawei-jev LogicFolding, koji koristi "true-3D" pristup optimizaciji višeslojnih čipova. U testovima otvorenih dizajna, alat je smanjio ukupnu dužinu unutrašnjih žica za 30%, uz poboljšanje performansi i termalnog upravljanja u odnosu na konvencionalne EDA tokove.
Huawei je predstavio LogicFolding i Tau Scaling Law na ISCAS 2026 u Šangaju, sa ciljem proizvodnje čipova gustine tranzistora ekvivalentne 1.4nm procesu do 2031. godine, bez pristupa EUV litografiji. Alat Peking univerziteta tretira višeslojnu strukturu kao jedinstven dizajn prostor, ali ostaje pitanje da li će se tvrdnje o 30% poboljšanju održati u proizvodnji.
